2019年9月20日 · 平博士表示，奇梦达确实提出过“埋入式电栅三极管”（ Buried Word Line Transistor）的堆叠式概念，并给整个产业带来巨大贡献。 他表示，这个技术同样是利用空间，将三极管的性能提升，这种提升随着线宽的减少越来越被需要，而近代DRAM产品都沿用这个概念。

We present a 46 nm 6F buried word-line (bWL) DRAM technology, enabling the smallest cell size of 0.013 mum2 published to date. The TiN/ W buried word-line is built below the Si surface, forming a low resistive interconnect and the metal gate of the array transistors.

2022年9月27日 · 1.本发明涉及一种半导体结构及其制造方法，尤其涉及一种埋入式字线 (buried word line structure)结构及其制造方法。 2.为了提升动态随机存取内存的集成度以加快组件的操作速度以及符合消费者对于小型化电子装置的需求，近年来发展出埋入式字线动态随机存取内存 (buried word line dram)，以满足上述需求。 3.一般而言，埋入式字线可设置于隔离结构中。 然而，当埋入式字线与设置于衬底上的电容器的距离过近时，电容器中所储存的电子容易被埋入式 …

DRAM World-line Bottom Roughness Detection Using BSE Signal Abstract: The semiconductor device at 1x node has been an increasing challenge to detect and control as the scaling is reducing [1]. The Buried Word-line (BWL) of DRAM access transistor is a …

2009年1月17日 · We present a 46 nm 6F² buried word-line (bWL) DRAM technology, enabling the smallest cell size of 0.013 mum2 published to date. The TiN/ W buried word-line is built below the Si...

We proposed a multi-gate BCAT structure to minimize gate induced drain leakage and modified the select word-line circuit to operate multi-gate buried cell array transistor by adding only one PMOS.

随着南亚(Nanya)与镁光(Micron)合作开发50nm的新制品后，奇梦达(Qimonda)也发表了Buried Wordline新技术。 Buried Wordline的宣布表示58nm将是沟槽式(Trench)技术发展的最后阶段，显示沟槽式技术无论是在技术开发与材质上的物理特性皆已发展到上限，因此未来58nm以下的制程 ...

2023年1月3日 · In a buried word line (bWL) device, a word line is buried below the surface of a semiconductor substrate using a metal as a gate electrode. The selection of metal to be used as a gate electrode can greatly impact the performance of the device.

2022年5月10日 · 31.dram中的buried word line是一种深埋式的gate(栅极)。 相关技术中，如图1所示，首先在半导体衬底101的上表面形成掩膜层102，然后通过干法蚀刻在半导体衬底101中进行开槽，形成字线沟槽103。

其实，奇梦达早前已提出过埋入式电栅 三极管 （Buried Word Line Transistor）的概念，最大限度提升三极管性能，而奇梦达可能只是生不逢时。 堆叠式架构在2018年成为主流， 奇梦达 基于埋入式电栅三极管的46nm产品，在当时已完成研发。