Xilinx FPGA DDR3设计（一）DDR3基础扫盲 - 知乎 - 知乎专栏
该参数又称读取潜伏期或列地址脉冲选通潜伏期，简写成CL，该参数以时钟周期为单位，该参数表示从读命令和地址有效发出后，数据稳定数据的延迟时钟个数。 如图7所示，当CL=6时，有效数据在6个时钟之后输出。 tRCD表示行地址选通脉冲到列地址选通脉冲延迟，如图8所示，该参数以时钟周期为单位。 如图8所示，AL = 5，CL = 6，由此读操作有效数据在RL = AL + CL = 11个时钟后输出。 预充电有效周期，在发出预充电命令之后，要经过一段时间才能允许发送RAS行有效 …
利用Xilinx FPGA进行DDR3读写控制总结(一) - CSDN博客
2020年12月14日 · 本文介绍了在FPGA项目中使用DDR3存储芯片作为一级缓存的背景，详细讲解了DDR3的基础知识，包括芯片位宽、bank结构、预读取和突发长度等概念，并解释了DDR3读写地址偏移的原因。
FPGA - DE0上手准备工作 - CSDN博客
2013年9月12日 · DE0搭载了Altera Cyclone III 系列中的EP3C16 FPGA，可提供15,408 LEs (逻辑单元)以及346 I/O，此外，DE0开发版还搭配了丰富的周边装置，可适用于大学或专科学校的教学课程，并足供开发复杂的数位系统。 官方地址是： http://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=China&CategoryNo=180&No=386. 从设计资源里面我下载了所有官方文档和资料，我放在网盘里面了，网盘地址 http://yunpan.cn/QGddNKPEPdhjj. 先装 …
Xilinx 7系列FPGA DDR3硬件设计规则 - 知乎 - 知乎专栏
引言：本文我们介绍Xilinx 7系列FPGA DDR3硬件设计规则及约束，包括Bank选择、管脚位置约束、管脚分配、端接、I/O标准和走线长度。 1.设计规则存储器类型、存储器数量和数据宽度受限于所选FPGA器件家族、FPGA速度…
前就把 pcie 作为重要的支持方向，在高、中、低端 fpga 内都集成有免费的 pcie 硬核，同 时提供了数种源码（包括驱动、软件）开放的参考设计，还有丰富的文档。
sahandKashani/SoC-FPGA-Design-Guide - GitHub
Tutorial for using the DE1-SoC/DE0-Nano-SoC boards for bare-metal and linux programming - sahandKashani/SoC-FPGA-Design-Guide
DDR3（MIG核配置&官方demo&FPGA代码实现及仿真） - CSDN …
本文详细介绍了如何使用MIG(MemoryInterfaceGenerator)IP在FPGA中配置DDR3控制器，采用AXI4总线协议，并提供了官方Demo的仿真结果。 此外，还展示了自定义FPGA实现的DDR3控制代码，该代码能自动完成DDR3的读写操作。
总结了20个DDR3和FPGA部分的设计规范 | FPGA 开发圈
2021年4月22日 · 本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。 智多晶EthMAC IP介绍
Terasic - Phased Out - Main Boards - Altera DE0 Board
The DE0 combines the Altera low-power, low-cost, and high performance Cyclone III FPGA to control the various features of the DE0 Board. The DE0 Development Board includes software, reference designs, and accessories required to ensure the user simple access in …
A DDR3 memory controller in Verilog for various FPGAs
This IP is a compact DDR3 memory controller in Verilog aimed at FPGA projects where the bandwidth required from the memory is lower than DDR3 DRAMs can provide, and where simplicity and LUT usage are more important than maximising the DDR performance.