2022年3月6日 · Video PHY Controller IP是为实现与视频(DisplayPort和HDMI™技术)MAC传输或接收子系统的即插即用连接而设计的。 视频MAC层和PHY层的接口是标准化的，能方便的使用共享收发器(transceiver)资源。

hdmi 规范在单个数字接口中结合了未压缩的高清视频、多通道音频和数据，以通过单根电缆提供水晶般清晰的数字质量。 该组织汇集了世界领先的消费电子产品、个人电脑、移动设备、电缆和组件制造商。

Video PHY Controller可做HDMI2.0视频的接收和发送的解串与串化；对于HDMI2.0视频接收而言，可将原来高速串行信号解串为3路20bit的AXI4-Stream并行数据；然后调用Xilinx官方的HDMI 1.4/2.0 Receiver Subsystem IP核做4K超清视频的解码工作，同时解码出AXI4-Stream流的音频流 …

2022年10月31日 · The Intel FPGA High-Definition Multimedia Interface (HDMI) PHY IP provides support for next-generation video display interface technology. The HDMI PHY Intel® FPGA IP is part of the Intel® FPGA IP Library, which is distributed with the Intel® Quartus® Prime software.

HDMI PHY Overview The HDMI Intel® FPGA IP provides support for next generation video display interface technology. The HDMI standard specifies a digital communications interface for use in both internal and external connections:

2022年2月27日 · 在 Xilinx 中，为 HDMI 1.4/2.0 RX/TX Subsystem提供时钟和GTH接口的IP是PHY Controller，Video PHY Controller是为了能够方便使用串行收发器 (serial transceivers)和实现专用域的配置。 在了解Video PHY Controller之前，我认为需要对GTX/GTH的结构有一定的了解，可以帮助我们更好的了解Video PHY Controller. Reference: https://china.xilinx.com/content/dam/xilinx/support/documentation/user_guides/ug476_7Series_Transceivers.pdf. 1.

HDMI包含 物理层 和 链路层 结构，物理层定义了信号的物理接口，以及物理层物理层编码方式。 链路层定义了帧格式，包含了图像，声音，和控制信息。 1）物理层信号. TMDS Data：采用差分传输，共有三路。 TMDS Data shield： TMDS clock：A类型的时钟频率小于55MHz，即最大传输165M pixels/sec。 TMDS clock shield： SCL：串口通信时钟。 SDA：串口通信数据通路。 CEC：用户可以通过CEC协议对设备进行控制。 Hot Plug Detect：对供电电源进行检测信 …

2022年12月14日 · 对于支持4K视频的HDMI接口，可以参考Xilinx给出的HDMI1.4/2.0 Transmitter Subsystem, HDMI1.4/2.0 Receiver Subsystem, Video PHY Controller这三个IP。 以下是个人参考相应文档后对这三个IP设计细节的理解。 1. 首先，对于HDMI 1.4/2.0 Transmitter Subsystem IP是一个集成的IP子系统，整个IP以HDMI 1.4/2.0 Transmitter core为核心。 图 1.

2022年3月25日 · Xilinx HDMI 1.4/2.0 TX的解决方案是由HDMI 1.4/2.0 Transmitter Subsystem IP作为MAC和Video PHY Controller IP作为PHY组成, 在板上, 还有SN65DP159被用作TMDS level shifter。 在PHY层, 也就是Video PHY Controller IP, 常见的问题是如果需要支持HDMI 2.0所有的分辨率PHY需要哪些时钟。以GTH为例, 见下图, 对于TX而言, PHY只需要一个TX reference clock, 就能支持所有的分辨率。 下图中dru refclk, rxoutclk是RX的, 在上篇的 HDMI RX 文章中已介绍过。

2016年10月5日 · ddr phy的功能是处理时序，是将以上这些信号线按照一个比较好的时序发出，例如对命令线和地址线的对齐，将写出的dq和的dqs产生九十度延时一同送出，用读回的dqs采样dq等。