更合理的问法是按功能模块，分adc, pll, dcdc, cdr。 从功能模块普适性来看，DCDC和ADDA是排第一位的，任何系统一般需要电源和数模转换，由于不同系统输入输出电压以及采样率和精度的不同，这两个模块通常是定制的。

A novel, high bandwidth Phase-Locked-Loop Successive Approximation Register (PLL-SAR) ADC topology is proposed. To ensure fast loop settling without power hungry TDCs, non-linear settling is exploited. A major advantage of the PLL-SAR is its ability to achieve relatively high resolution without the need for VCO linearity calibration.

For high speed digital-to-analog converters (DACs) and high speed analog-to-digital converters (ADCs), a clean low jitter sampling clock is an essential building block. To minimize in band noise a low N value is desired; but to minimize spurious noise, integer N is preferred.

2024年3月24日 · 个人觉得pll/dac是入门比较友好的，pll友好是因为他是个二阶系统，有系统和反馈的概念在里面。 理解完PLL之后，对传递函数应该能有一个较为及格的认知。

performance clocks for ADC’s, using Phase Locked Loops (PLL’s) as the clock source. The implementation and results are fully described. The most common application of PLL’s is as the local oscillator (LO) in wireless systems. The key specifications for LO’s include phase noise, spurious levels and lock time. Lock time specifications for

The novel PLL is implemented in a standard 65-nm CMOS process, occupying an area of 0.12 mm 2. It presents an in-band phase noise of -108 dBc/Hz and an rms jitter of 357 fs at the operating frequency of 5 GHz. In addition, the proposed ADC-PLL achieves a competitively good figure of merit of 243 dB with a power consumption of only 3.9 mW.

时钟源（频率合成器或锁相环 (PLL)）产生的抖动噪声对新一代高性能 Gsps 模数转换器 (ADC) 的性能具有很大 影响。 PLL 的带内和带外噪声性能都会影响 ADC 信噪比 (SNR)，由此影响 ADC 的有效分辨率 (ENOB)。

Analog and digital power supplies for the PLL circuitry range from 3.15V to 3.45V, and the VCO supplies are between 4.75V and 5.25V. The ADF5612 has an integrated VCO with a fundamental frequency of 3650MHz to 7300MHz. These frequencies are internally doubled and routed to the RFOUT pin. An additional differential output allows the doubled VCO ...

最近一段时间在研究完 PLL 的主要模拟部分后，开始研究 分频器 等一类的数字电路，顺带地了解下 数模混合设计 的相关知识，前面找了些sar ADC 的资料，一开始的时候也是感到难以入手，主要疑问有以下几点：一是SAR的控制逻辑如何结合至 DAC电容阵列开关 ...

锁相环 (PLL) 电路可用于解调信号、在 SoC 内部分配 时钟信号 、创建新的时钟频率倍数或从通信通道恢复信号。 PLL 5G 是一种极低抖动 <150fs 的设计，于 2023 年 1 月在 22FDx 节点中流片。 对于串行通信，使用了 SerDes 电路，Alphacore 有一个基于 22FDx 的设计于 2023 年 1 月流片，称为 SD16G，支持从 1Gb/s 到 16Gb/s 的数据速率，使用 8 或 16 位进行 序列化 / 去中心化 -序列化宽度。 支持所有流行的协议：PCIe、JESD204、SATA、SRIO、SG-MII、USR/XSR。