“Pin/Blockage overlap cells”在框中填写那些尺寸小的允许交叠的Pad Filler的名字，因为某些情况下不允许交叠的话可能这些Pad没法连成一个环，一般这些PadFiller的宽度小于1 μm。

Standard cells with PG (power and ground) pins. 7. Memories and other IP with PG pins. 1. Isolation Cell. Isolation cell : 隔离单元，一种可以在某个电源域关断时，可以保持输入或者输出为常数的单元。 Isolation cell (简写为ISO)一般接在可以关断的电源域的输出，防止关掉电源后无效信号传播。 为什么电源域关掉后需要把输出用ISO隔离成常数呢？ 主要有两个原因： 1. 防止虚假的信号传播到未关掉电源的域，造成逻辑错误； 2. 防止瞬态开路电流产生的静态功耗；

2020年2月12日 · Power/Ground Gating是集成电路中通过关掉那些不使用的模块的电源或者地来降低电路漏电功耗的低功耗设计方法。 该方法能降低电路在空闲状态下的静态功耗，还能测试Iddq。 理论： 在电路中的某些模块进入休眠或者空闲模式时，我们可以使用之前讲过的Clock Gating技术来降低它们的动态功耗，但是无法降低它们的静态功耗。 而Power/Ground Gating技术可以在它们休眠的时候完全关掉它们的电源从而消除它们的静态功耗。

2024年10月22日 · power rail(follow pin)不总是metal1一成不变的，当需要使用metal2做power rail，而standard cell的pg pin仍然是metal1时就需要平行打孔，从metal2到metal1。 以往都是用create_ pg _vias -allow_parallel_objects来做，但这样有两个弊端， 一 是需要抓出所有的via12 ( 包括standard cell内部的 和 出 ...

2015年4月7日 · Usage: add_pg_pin_to_lib # Run add_pg_pin_to_lib to convert non-pg_pin based .lib to pg_pin based .lib [-output output_lib_filename] (generated pg_pin-based .lib file name) [-mw_library_name mw_library_name_list] (list Milkyway library names) [-pg_map_file pg_pin_map_filename] (pg_pin map file name) [-pg_map_template pg_pin_map_template ...

通过查看lib文件可以得知其含有多少个power pin，那些pin是 std cell main rail，那些pin是secondary power pin，如下图所示。 对于一个数字IC芯片中含有几千个这样的Level shifter，我们应该如何去连接这类secondary power pin呢？

在 CMOS 电路中，静态功耗主要是漏电流引起的功耗，往往与工艺有关。 漏电流的组成主要为：PN 结反向电流 I1、源极和漏极之间的亚阈值漏电流 I2、栅极漏电流（包括栅极和漏极之间的感应漏电流 I3）、栅极和衬底之间的隧道漏电流 I4。 一般情况下，漏电流主要是指栅极泄漏电流和亚阈值电流。 对于超深亚微米工艺，隧道漏电流成为主要电流之一。 1、在 PN 结两端加反向电压时，P 区空穴和 N 区电子的运动相反，没有电流通过，二极管处于截止状态，部分能量较大 …

2023年10月25日 · PG Netlist包含UPF中定义的各种low power cells以及PG pin组成的供电网络。 PG Netlist是Power-Aware的，直接使用vcs仿真。 带PG pin的std cell多了VDD VSS VBP VBN四个PG pin，下电条件下通过三态门bufif1驱动x态，上电则正常导通，实现Power-Aware：

2023年6月1日 · 所以这套工艺库中提供了一个TAP cell，这个cell是有两个bias的pg pin。 我们需要按照一定的间距来摆放这类cell，并且需要把对应的biasing pg pin连接到最近的VNW_BIAS和VPW_BIAS这个power mesh上。

2011年9月30日 · Encounter里头用createPGPin这个命令就可以完成。 ICC呢？ 我找了半天都没有找出来. 你是要create multi VDD么？ low power design？ 如果是multi VDD，好像启动ICC时是得用non upf mode，然后create power net。 谢谢大家！ 问下版主，在层次化流程中，如果已经做完了子模块，但是子模块的PG没有extend出来（做floorplan的时候疏忽了），现在子模块在顶层中怎么让它的strap extend到顶层的power ring？ 谢谢！ Encounter里头用createPGPin这个命令就 …