2024年10月9日 · 芯片开发流程中的dft和dv：一旦rtl代码初步开发完成，dv工程师就会开始阅读设计规范。与此同时，dft工程师在逻辑中添加dft相关的rtl。 与此同时，DFT工程师在逻辑中添加DFT相关的RTL。

2024年10月11日 · 芯片开发流程中的dft和dv：一旦rtl代码初步开发完成，dv工程师就会开始阅读设计规范。与此同时，dft工程师在逻辑中添加dft相关的rtl。 与此同时，DFT工程师在逻辑中添加DFT相关的RTL。

那么在SOC开发流程中，作为验证的角色，主要有两个部分的团队：DV(develop verification)验证以及CV（chip validation）芯片原型验证（确认？ ）；笔者从业以来，所在团队一直在做CV相关的事情，所以下文也主要描述从CV角度来看Verification以及Validation。

2022年1月21日 · 目前亞洲及美國普遍都是用 verilog 來進行設計，歐洲則是用 VHDL 比較多， 這邊主要會用到的 EDA tool 有. VCS+Verdi、ncverilog：初步檢查 RTL code 是否合乎規則，並進行電路波型模擬. 當然，要進行波型模擬就需要撰寫測試集 (testbench, tb) 這個 tb 需盡可能包含電路可能會遇到的狀況， 才能知道電路的輸出結果是否能符合功能需求， 此時的 Simulation 可以稱為 pre-RTL sim. nLint：初步檢查撰寫出的 RTL code 是否能生成出可合成的邏輯電路. Code …

用c++或者system c对设计进行建模难度并不大，以DV owner对设计的了解程度完全可以胜任，很多时序上的东西反而DV更容易精确描述，这个时候专门做model的人就显得非常尴尬了。

2024年3月9日 · Which one should you go for? DFT refers to Design for Test, while DV refers to Design Verification. Both of these job roles are equally challenging and are crucial steps in the VLSI design flow. Lets read what they are about. Sequence of DFT and DV in Design Development: Once the RTL code is done…

前端设计用硬件描述语言Verilog将模块功能以代码来描述实现，也就是将芯片所需的功能通过机器可以理解的语言描述出来，形成RTL代码。 而后是第三个岗位，功能验证，即DV（design verification） ，所谓功能验证，就是去检验其前端设计是否用代码实现了相应的 ...

1.看spec文档：功能层面是抽象级很高的level，对于功能的把握决定了对模块的整体认识，而直接看rtl属于抽象级很低的level，是很难直接看明白的。 2.看interface：任何模块在芯片中都不是独立存在的，它跟soc是怎么交互的？

2012年5月26日 · 比如，前端设计过程中RTL1 vs RTL2，综合后的RTL vs Syn Netlist，插入DFT后RTL vs DFT Netlist，布局布线后RTL vs APR Netlist。具体来说分成两大应用。另一种是电路的一致性检查，检查RTL、网表之间的等价性。

RTL이나 Netlist에 약간의 테스트용 회로를 추가하고, 칩테스트시에 사용할 테스트 입출력 벡터를 만듭니다. Synopsys의 Design Compiler로 Logic synthesis 뿐만 아니라 DFT가 가능합니다.