Broadcom’s 3.5D eXtreme Dimension SiP (XDSiP™) is a novel multi-dimensional stacked die platform that combines 2.5D techniques and 3D-IC integration using Face-to-Face (F2F) technology, enabling consumer AI customers to develop next generation custom accelerators (XPUs) and compute ASICs. 3.5D XDSiP provides the most advanced and optimized ...

为智能计算而生的昆仑芯XPU架构：昆仑芯科技团队于2017年在Hot Chips上发布自研的、面向通用AI计的芯片核心架构——昆仑芯XPU。 集十余年AI加速研发实践，昆仑芯XPU从AI落地的实际需求出发，按照复杂前沿的人工智能场景需求开展迭代，致力为开发者提供通用 ...

2024年3月23日 · Broadcom has demonstrated that it is perhaps the world's largest processor. But for what application? When we visited TSMC's events, we were always shown a deck of multi-chiplet processors that use...

2021年12月30日 · 本文就从字母A到Z来盘点一下目前各种“xPU”命名AI芯片，以及芯片行业里的各种“xPU”缩写，给大家涨涨知识。此外，除了“xPU”命名方式，本文也扩展了一些“xxP”方式的以Processor命名的芯片或IP。 1、APU. Accelerated Processing Unit

2024年12月11日 · 博通（Broadcom）推出的3.5D F2F（Face-to-Face）技术，为AI加速器（XPU）的下一代设计提供了革命性的系统封装解决方案。 这项创新结合了3D堆叠与2.5D封装的优势，使得单一封装内的硅片面积达到6000平方毫米，整合多达12个HBM（高带宽内存）堆栈。 这种技术不仅显著提升了芯片的互连密度、功率效率和性能，同时为AI集群和生成式AI模型的训练需求提供了更高效的解决方案。 在摩尔定律趋于极限的背景下，3.5D F2F技术的推出标志着 …

2024年12月5日 · 本文围绕深度学习模型训练效率提升与硬件资源优化利用这一核心主题，聚焦于英特尔AI PC系列平台，深入阐述了从传统 CPU 训练模式向 XPU 赋能训练模式的转型历程，尤其以 YOLO 模型训练作为典型范例展开剖析。_intel集显能不能用来ai训练

2025年1月17日 · AI 芯片的定义为“专门针对AI算法做了特殊加速设计的芯片”，按技术架构可以分为通用图形处理器（GPU）、中央处理器（CPU）、专用集成电路芯片（ASIC）以及现场可编程门阵列（FPGA）等，根据场景可以分为云端和端侧。 目前，以GPU为代表的AI计算芯片市场规模正快速增长。 据Gartner，2023年全球AI GPU芯片市场规模约为534亿美元，预计2024年同比增速将达25.7%。 由于AI芯片架构众多，异构计算成为AI时代丰富算力需求下的必然选择。 异构 …

在 AI 崛起的这几年来，大家经常会看到“ TPU 、 IPU 、 NPU ”之类的名字，这些“XPU”有什么分别？ 是真的有那么多不同的架构？ 还是厂商的概念营销？ 为了解答这个问题，外媒 SemiEngineering 搜集了大量业内人的看法并汇总成文，我们进行精简和编译，原文链接： 图源aita. 从 CPU 及其发展方式的角度来看，这些“XPU”中的大部分都不是真正的处理器。 机器学习加速器是一类处理器，但它们用来加速的处理部分却多种多样。 它们更像是 GPU，是用于执行 …

2024年12月11日 · 博通（Broadcom）推出的3.5D F2F（Face-to-Face）技术，为AI加速器（XPU）的下一代设计提供了革命性的系统封装解决方案。 这项创新结合了3D堆叠与2.5D封装的优势，使得单一封装内的硅片面积达到6000平方毫米，整合多达12个HBM（高带宽内存）堆栈。 这种技术不仅显著提升了芯片的互连密度、功率效率和性能，同时为AI集群和生成式AI模型的训练需求提供了更高效的解决方案。 在摩尔定律趋于极限的背景下，3.5D F2F技术的推出标志着 …

2025年1月7日 · 新的Marvell AI加速器（XPU）架构为定制AI服务器提供了更高带宽和更远距离的可扩展结构连接。 集成共封装光学（CPO）技术的XPU通过将单个机架内的数十个XPU密度提升至跨多个机架的数百个，增强了AI服务器的性能。