第四代英特尔至强可扩展处理器开始采用业界流行的 Chiplet （芯粒）技术，（XCC版本）由4片（tile）对等的die通过10个 EMIB （Embedded Multi-Die Interconnect Bridge，嵌入式多芯片互连桥接）连为一体，提供最多60个核心、112.5MB末级缓存（Last Level Cache，LLC），即每核心1.875MB的L3 Cache。 实际上，只有支持八路（8S）配置的至强铂金8490H达到60个核心，“主流”的最高核心数为56个。 更简洁，更强大. 相比之下，第五代英特尔至强可扩展处理器（XCC …

2023年2月20日 · 4th Xeon Scalable：基本上XCC对应白金（除了三款例外），最大60核；MCC对应黄金及以下，最大32核。 无论来自XCC还是MCC，均支持8通道DDR5和80条PCIe Gen5； Xeon W-3400：基于XCC核心，最大56核。

2023年5月3日 · Intel has decided to backtrack on chiplets for a generation by designing Emerald Rapids (EMR) using just 2 large dies. Its predecessor, Sapphire Rapids (SPR), had 4 smaller dies. Counterintuitively, Intel reduced the number of chiplets in their highest core count configuration from 4 to 2.

第五代志强处理器Emerald Rapids（以下简称EMR）就要来了。Intel在最近的DCAI线上研讨会中，透露了它的内部构造。令很多人感到意外的是，EMR旗舰SKU XCC（超多内核版，EMR-XCC）和第四代志强SPR-XCC相比，Chiplet…

EMR-XCC，将核心数从 SPR 上的 60 个增加到 64 个（好像还有MCC的单一大die版本）。 然而，封装上共有 66 个物理内核，它们被分类以提高产量。 英特尔并不打算像他们对 60 核 SPR 所做的那样，将完全启用的 66 核 EMR SKU 产品化。 EMR 结合了两个 33 核芯片，而 SPR 使用四个 15 核芯片。 另一个主要变化是英特尔显着增加了共享 L3 缓存，从 SPR 上的每个内核 1.875MB 到 EMR 上高达 5MB 的每个内核！ 这意味着高端 SKU 在所有内核中都配备了 320MB 的共享 …

2023年5月4日 · 英特尔这一代产品最大的变体 EMR-XCC，将核心数从 SPR 上的 60 个增加到 64 个。 然而，封装上共有 66 个物理内核，它们被分类以提高良率。 英特尔并不打算像他们对 60 核 SPR 所做的那样，将完全启用的 66 核 EMR SKU 产品化。 EMR 结合了两个 33 核die，而 SPR 使用四个 15 核die。 另一个主要变化是英特尔显著增加了共享 L3 缓存，从 SPR 上的每个内核 1.875MB 到 EMR 上高达 5MB 的每个内核！ 这意味着高端 SKU 在所有内核中都配备了 …

2023年12月18日 · Emerald Rapids依然采用的chiplet小芯片设计（XCC版本），但是从四颗Die减为两颗，每颗芯片组排列成7×5个核心的网格（2个被腾出内存控制器空间），每个芯片组有33个核心，总共有66个核心。

2024年1月18日 · 第四代英特尔至强可扩展处理器开始采用业界流行的Chiplet（芯粒）技术，（XCC版本）由4片（tile）对等的die通过10个EMIB（Embedded Multi-Die Interconnect Bridge，嵌入式多芯片互连桥接）连为一体，提供最多60个核心、112.5MB末级缓存（Last Level Cache，LLC），即每核心1.875MB的 ...

2024年1月22日 · 第四代英特尔至强可扩展处理器（XCC版）率先运用Chiplet技术，整合4块对等Die，借助10个EMIB实现高速互连，最终提供了最高60核和112.5MB L3 Cache的规格，单核对应1.875MB L3。

2024年4月20日 · 第四代SPR的60核设计被EMR-XCC革新，采用两片die，每die承载惊人的33个核心，总计64核，尽管良率考量略有减量，但性能依旧强大。 L3 Cache容量从1.875MB跃升至5MB，而LLC容量更是提升了惊人的三倍。