2024年9月2日 · GT收发器内部，先从低字节开始发送，先发送第0字节，在发送1字节…所以，要是想发送BC50BC50的顺序发送，那么发送时需要将BC放到低字节。 大小端的本质还是要看模块处理数据的先后顺序，适配上就行。 两个同步码可能会被丢掉一个，因此做识别的时候，可以识别出一个BC50就行。 在内部代码中，其实是大端数据存储，想要发送的顺序就是 BC–50–BC–50，存储也是BC50BC50。 D0D1D2D3的顺序存储。

2024年4月17日 · 本文详细解释了FPGA的TX接口如何通过TXUSRCLK2与GTX/GTH收发器通信，包括TXUSRCLK和TXUSRCLK2的产生、作用以及它们之间的速率关系。 特别强调了8B/10B编码和接口宽度对时钟频率的影响。 FPGA 的TX接口是FPGA与 GTX /GTH收发器TX数据路径的通道。 应用程序通过在TXUSRCLK2的上升沿写入数据到TXDATA端口来通过GTX/GTH收发器传输数据。 端口的宽度可以配置为两个、四个或八个字节宽。 端口的实际宽度取决 …

如下图所示：假如现在是Q2，QPLL的输入可以是GTREFCLK0/1（自身的参考时钟）；可以是GTNORTHREFCLK0/1（自身北方的，即Q3的参考时钟）；可以是GTSOUTHREFCLK0/1（自身南方的，即Q1的参考时钟）；也可以是GTGREFCLK（FPGA内部逻辑产生的参考时钟。 此输入仅用于内部测试目的） 这样做的好处是：（1）节省了时钟源个数，节省了走线（2）节省了外部引脚个数，假如我们使用三个GT收发器Q1Q2Q3，则只给中间的Q2. 下图中的MGTREFCLKP/N是 …

2024年7月19日 · 在本次设计中发送通道的线速率（Line Rate）设置为10Gbps，参考时钟频率（Reference Clock）设置为156.25MHz，启用接收通道。 可选的频率非常多，不同协议需要不同的线速率，而不同的线速率就需求不同的时钟； 100，125，150，156.25都是比较常用的时钟频率； 例如：SATA协议，其所需求的线速率是6Gbps，需要使用150MHZ的时钟； 万兆网则需要156.25MHZ的时钟. （3）、接收端口需要设置的参数与发送通道类似，接收通道的线速 …

2023年8月18日 · 最新的正式版固件已经支持最新的 Intel 核显，详情 #1022 暂时不需要关注此测试固件了。 iStoreOS 适配此版本的主要目标是支持 12 代 Intel CPU 的核显，由于上游的 OpenWRT 23.05 还在 RC2 阶段，功能还未稳定下来（功能和界面可能会变），非 12 代 Intel CPU 用户不着急测试。

2024年10月4日 · 05-20 Dynamic Reconfiguration Port （动态重配置端口）是一种在 FPGA （现场可编程门阵列）中实现部分重构的技术。 通过使用 DRP ，可以在 FPGA 运行时对其部分进行重新配置，而无需重新启动整个 FPGA 。

2024年7月31日 · GTX使用64B66B编码时，接收端与用户端口信号连接如下图所示，包含数据信号RXDATA、数据有效指示信号RXDATAVALID、同步头RXHEADER [2:0]、同步头有效指示信号RXHEADRVALID、RXSTARTOFSEQ、滑块对齐信号RXGEARBOXSLIP。 【推荐】还在用 ECharts 开发大屏？ 试试这款永久免费的开源 BI 工具！

在配置IP时勾选RXPOLARITY选项，可启用接收极性控制引脚，当gt0_rxpolarity_in信号为高电平时，接收数据极性翻转。 图9 勾选接收极性控制引脚 便于阅读，将接收通道的图在贴一遍，如下所示。

2024年9月24日 · 有能力的自行前往项目查看i915-sriov-dkms三行命令搞定服务端,虽然这玩意安装了可以卸载,但是还是不建议随便作死适用于PVE服务器的命令,以下命令不会对系统产生不可逆的 ... 简单的为虚拟机中的fnOS添加SRIOV支持 飞牛私有云论坛 fnOS.