Most of the EFM32PG28's GPIO pins are available on the pin header rows at the top and bottom edges of the board. These have a standard 2.54 mm pitch, and pin headers can be soldered in if required. In addition to the I/O pins, connections to power rails and ground are also provided.

Pin Reset Pin Wakeup 12-20 bit ADC System Real Time Counter 2x 32-bit, 3-ch Timers 2-ch Low Energy Timer 2x Watchdog Timer Back-Up Real Time Counter 1x I2C Temperature Sensor ... Gecko 28 Family Security • B: Secure Vault High Features [f1][f2][f3] • f1 • 3: IADC supports High Speed, High Accuracy, and Normal modes

2017年9月4日 · 在LayoutWindow的菜单栏中依次选择“Floorplan”→“Read Pin/Pad Physical Constraints”，在栏中填写前边准备好的tdf文件，然后点击OK。 相应的命令为：read_pin_pad_physical_constraints /xxx/data/main_pad.tdf. 创建Floorplan. 在Layout Window的菜单栏中依次选择“Floorplan”→“Create Floorplan”。

The EFM32PG28 32-bit microcontroller (MCU) family is a software compatible MCU-only version of the EFR32xG28 wireless SoC platform (ZG28, FG28 and SG28). PG28 32-bit MCUs are ideal for enabling a wide range of low power and high-performance embedded IoT applications.

2024年10月22日 · power rail(follow pin)不总是metal1一成不变的，当需要使用metal2做power rail，而standard cell的pg pin仍然是metal1时就需要平行打孔，从metal2到metal1。 以往都是用create_ pg _vias -allow_parallel_objects来做，但这样有两个弊端， 一 是需要抓出所有的via12 ( 包括standard cell内部的 和 出 ...

2022年5月9日 · 通过查看 lib 文件可以得知其含有多少个 power pin，那些 pin 是 std cell main rail，那些 pin 是 secondary power pin，如下图所示。 对于一个数字 IC 芯片中含有几千个这样的 Level shifter，我们应该如何去连接这类 secondary power pin 呢？

一般来说，推荐加在destination端，因为不需要连secondary pg pin，更加节省resource。 LS摆放的例子如下图所示： 这里是一个LS库描述的例子：

2020年2月12日 · Power/Ground Gating是集成电路中通过关掉那些不使用的模块的电源或者地来降低电路漏电功耗的低功耗设计方法。 该方法能降低电路在空闲状态下的静态功耗，还能测试Iddq。 理论： 在电路中的某些模块进入休眠或者空闲模式时，我们可以使用之前讲过的Clock Gating技术来降低它们的动态功耗，但是无法降低它们的静态功耗。 而Power/Ground Gating技术可以在它们休眠的时候完全关掉它们的电源从而消除它们的静态功耗。

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Power Compiler 等综合工具可以确定时钟门控的位置，提供最大的功耗降低效益，并可在设计中自动插入时钟门控电路。 将时钟门控电路插入现有的时钟网络可能会引入skew，对时序产生不利影响。 为了让综合工具在综合时考虑这些影响，你可以让工具使用 integrated clock-gating cells。 集成的integrated clock-gating cells时钟门控电路中的组合和时序电路。 图1显示了integrated clock-gating cells的一种实现方式。 时钟门控单元可以包含任何类型的逻辑，例如多个使能输入，异 …